4月16日，在科研樓B區(qū)108會(huì)議室，信息與通信工程學(xué)院邀請(qǐng)到張麗博士為師生們帶來了題為“Advanced Timing for High—performance Design and Security of Digital Circuits 暨德國名校留學(xué)經(jīng)驗(yàn)交流”的講座。張麗博士2014年9月在德國慕尼黑工業(yè)大學(xué)電子設(shè)計(jì)自動(dòng)化研究中心攻讀博士學(xué)位，2018年1月至今在該中心進(jìn)行博士后研究工作。
張博士的研究興趣包括高性能和低功耗數(shù)字電路設(shè)計(jì)，以及新興的IC系統(tǒng)。在講座的開始，張博士談到，隨著納米技術(shù)設(shè)計(jì)的節(jié)點(diǎn)過程變化的增加，在制造之前滿足對(duì)時(shí)序電路時(shí)序的苛刻要求變得非常重要。如果沒有精細(xì)的時(shí)序設(shè)計(jì)，芯片可能在給定的時(shí)鐘周期內(nèi)不適當(dāng)?shù)鼗蚴У毓ぷ?。她的團(tuán)隊(duì)提出了從設(shè)計(jì)階段到測(cè)試階段的先進(jìn)方法，給出了在TDM電子設(shè)計(jì)自動(dòng)化研究中所提出的方法的概述，并與在座的老師同學(xué)一起分享了團(tuán)隊(duì)的發(fā)現(xiàn)和經(jīng)驗(yàn)。
張麗博士先從一個(gè)CMOS管的微觀結(jié)構(gòu)引入，循序漸進(jìn)，講到了在設(shè)計(jì)電路時(shí)遇到的問題和限制，講述了這些問題形成的原因和會(huì)導(dǎo)致的后果，以及解決的辦法。比如：緩沖區(qū)插入問題，在設(shè)計(jì)階段遇到的挑戰(zhàn)就有：一，在緩沖區(qū)數(shù)量（面積）和輸出量之間進(jìn)行權(quán)衡；二，統(tǒng)計(jì)延遲：復(fù)雜的優(yōu)化問題。在設(shè)計(jì)電路的過程中還有很多的問題等待著被發(fā)現(xiàn)和解決。
講座的最后，張麗博士與臺(tái)下的研究生同學(xué)以及到場(chǎng)的老師進(jìn)行了深入的交流學(xué)習(xí)，她以自己的親身體會(huì)告訴我們現(xiàn)實(shí)生活中往往在給定一個(gè)問題后，解決這個(gè)問題的思想和想法很簡(jiǎn)單，可是在實(shí)現(xiàn)的過程中會(huì)很復(fù)雜，但是在工業(yè)我們往往會(huì)采用更簡(jiǎn)單的方法去實(shí)現(xiàn)。
